solution frequency問題求助

來源：edatop 更新時間：2024-10-05 閱讀：

hfss分析中的solution frequency是不是劃分網格用的頻率？以前看的，寬帶掃描要分段掃描，不知道對不對。比如說一個濾波器，我要掃描1到12GHz，是不是先掃描1到7GHz，設置solution frequency為4GHz，然后掃描7到12GHz，solution frequency為9.5GHz？高人指點一下。感謝。著急，在線等待

嗯
HFSS仿寬帶結果確實不怎么好
有可能的話建議用CST
如果只能用HFSS那就分段仿吧
過程就像樓主說得那樣做就行了
不過再多設置幾個頻點應該結果更好一些。

這樣做，比不分段掃描結果應該準確吧，可以和最終的試驗結果比較下

是不是更準確我也不知道，反正我看別人仿真時不分段，比如1到10GHz，直接設置solution frequency為通帶中心頻率，不知道有沒有道理？

由于自適應網格劃分是基于電場的，所以選擇一個合適的自適應頻率是很重要的。與其它的工程問題一樣，任何規則都有例外。但總的來說，遵循以下的原則會幫助你正確的選擇自適應頻率：
1、寬帶結構
對于寬帶結構來講，由于更細的網格可以使用于所有的低頻點，所以應該使用高端截止頻率作為自適應頻率。
2、濾波器
對于濾波器和窄帶裝置而言，由于在截止頻率的（阻帶內）電場只在端口處出現，所以在通帶或工作頻率范圍設置自適應頻率就可。
3、快速掃頻
對于快速掃頻來說，使用中心頻率作為自適應頻率是非常典型的。快速掃頻在自適應頻率點使用網格/求解。在快速掃頻時如果偏離中心頻率點越遠，快速掃頻的錯誤將明顯增大。通常，中心頻率點是用于外推求解整個頻帶的首選頻率。對中心頻率點附近的快速掃頻，在中心頻率點產生自適應網格是非常重要。這對于類似窄帶濾波器一類的高Q值裝置來說尤為重要。如果中心頻率不在通帶內，那么計算的帶寬和諧振頻率將不會準確。
4、全波Spice輸出
對于全波Spice問題而言，需使用拐點頻率(Fknee≈0.5/rise_time)自適應并收斂。然后在拐點頻率和最大頻率之間再設置2～5個或更多頻率點來自適應求解。新增頻率點僅需要2-3步迭代。
1) 低于拐點頻率的頻率點，對時域求解影響很大。因此，拐點頻率主要用于主自適應網格劃分。不幸的是，如果不增加額外的自適應網格加密迭代次數，在高頻端所需的網格數是肯定不夠的。
2) 對于寬帶較寬時，典型的方法是使用插值掃描（Interpolating Sweep）。使用多重頻率掃描并合并結果的方法也是很有用的。
5、高速數字/信號完整性
對于高速數字仿真，用戶感興趣的是寬頻帶范圍內的性能。通過仿真才能確定頻帶寬度，建議采用下面的公式評估帶寬：
，其中Fknee≈0.5/rise_time
總的來說，就數字信號而言，低于Fknee頻率的所有頻率都會有很大影響。因此一個好的高速數字設計，至少需要在不小于是Fknee的頻率范圍保持良好的匹配。
6、高速數字（SPICE輸出）
為了獲得SPICE輸出，在仿真瞬態現象時，需要很寬的帶寬（≥5×Fknee）。其原因是，Fknee 是一個近似值，再加上你期望在上升時間內獲得多于1個樣本點。
對于全波SPICE輸出，低頻也是很重要。你可能期待仿真盡可能的接近直流（DC）。每個端口的設置和每個問題都因為Ansoft HFSS求解的最低頻率不同而略有差異。99%的情況我們都可以仿真到100MHz。低于這個頻率可能就會出錯。當輸出全波SPCICE時，通過從低頻外推可以獲得直流成分。因此從1GHz到DC，并不是精確的外推。
頻率間隔。全波SPICE設置建議采用最小頻率作為頻率間隔。通常頻率點在1000-3000個之間，這取決于掃頻帶寬。
7、高速數字（自適應網格）
由于仿真帶寬可能很寬，所以決定合適的自適應網格也許非常困難。建議采用如下技術：
1) 從Fknee頻率自適應求解直至收斂（△S從0.02到0.01）；
2) 從高于Fknee頻率以上選取2～3個頻率點進行自適應求解
只進行3～5次迭代，不使其收斂；
3) 求解掃描頻率
如果帶寬很寬，既可分割頻率同時/或使用插頻掃描。
8、高速數字（技術原理）
如果低于Fknee的某個頻率點對數字信號響應影響最大，應在相應頻點處生成精確的網格以適應所有低于該頻點以下的頻率點。
如果你在很寬的頻帶范圍仿真無源器件，其開始表現出低通濾波器的響應。所以高頻成分在時域仿真中對元器件的頻率響應做出的貢獻很小。這就是我們不擔心高頻自適應收斂的原因。因此，HFSS如何進行自適應網格設置的特性也得到了充分重視。其設置是通過尋找電場中最大梯度來完成的。故如果器件表現出濾波器特征，且在濾波器的通帶外進行自適應調整，我們僅重視端口處的網格設置。
現在如果你的器件在Fknee以上頻率都工作的很好，那么在較高頻率的自適應直到收斂都不會出現諧波。但不幸的是，對于實際問題（10-40Gb/s）的設計挑戰是獲得至少能達到Fknee頻率的器件。
對于較寬的寬帶掃描，通常使用插值掃描。該方法基于離散掃描，但它可以自適應地選取離散點并描繪曲線。插值掃頻用比較少的離散點來表現寬頻帶特性。這些插值掃頻既可以利用多項式插值，也可以利用有理函數插值。所以，這些插值方法將幫助你分割掃頻范圍。當頻率不高于Knee頻率時，宜采用多項式插值；當頻率高于Knee頻率時，選擇有理函數插值較好。插值掃頻總是會經過起始頻率點和截止頻率點，如果你不改變網格并且對你的每一個掃頻有確定的、相匹配的起始頻率點和截止頻率點，則你可以把這些掃頻加到一起。
9、高速數字（設計流程）
到目前為止，關于高速數字系統的全部討論都是基于每一個仿真都輸出到SPICE的假設。一般來說，在整個設計循環中有許多進程，并不是每一個過程都需要進入SPICE。如果在Fknee頻率以下存在諧振、失配、耦合等情況，在運行SPICE仿真之前，應該采用場解算器。因此，為了調查這些器件的性能，只需在1.5～2. 0 Fknee的頻率范圍內進行掃頻。另外，對于工程設計目的而言，你也許不需要頻率低于1GHz。
在這些早期的設計過程中，你也許同樣希望快速掃頻求解。因為，你可以獲得掃描范圍內每個頻率點的場和S參量。這將允許你用S參量顯示任何諧振響應和耦合。
另外一個用于器件封裝/電路板分析的有用的工具是本征模解算器。在很多情況下，由電源和接地板平面網絡所引起的諧振對設計問題的貢獻最大。通過移除電源和接地板平面網絡以外的所有集合結構。本征模解算器可以被用于快速識別諧振。